Verilog §13
00:00 - Вводное слово;
01:30 - Запуск ModelSim-а;
04:00 - Текстовый редактор NotePad;
09:17 - Отключение SystemVerilog-а;
11:05 - Сохранение старого проекта и создание нового;
13:27 - Соглашение о терминах;
14:35 - Подготовка скрипта запуска;
18:54 - Создание TestBench-а;
23:43 - Initial-блок;
27:55 - #-задержки и директива `timescale;
34:18 - Формирование сигнала асинхронного сброса;
34:52 - Подготовка скрипта отображения временных диаграмм;
36:27 - Запуск симуляции;
40:45 - Создание тактового генератора;
48:44 - Формирование управляющих сигналов;
51:09 - Синхронизация с тактовым сигналом;
1:01:09 - Предостережение о изменении переменной в двух поведенческих блоках;
1:04:38 - Добавление задержек срабатывания триггеров;
1:11:30 - Работа с окнами в ModelSim-е;
1:14:47 - Вопрос к зрителям;
Другие видео на тему:
Verilog HDL - язык проектирования схем:
По
4 views
4408
1476
2 days ago 00:10:15 5
Простейший интерфейс на ПЛИС - Уроки FPGA /#5
3 days ago 00:00:16 1
MOTIVATIONAL: Best VLSI Training in INDIA | 100% Job Assistance | Job Oriented Advanced VLSI Courses
3 days ago 00:57:53 2
Владислав Рогулин. Программированное искусство (generative art)
3 weeks ago 00:00:16 1
MOTIVATIONAL - Trust is a Dangerous Game | Best VLSI Training | VLSI Courses |
1 month ago 00:00:23 1
MOTIVATIONAL - Truth of LIFE | Best VLSI Training | Advanced VLSI Courses INDIA |
1 month ago 00:05:09 1
Verilog. Вводная лекция.
2 months ago 00:03:38 1
VERI LOG_121
2 months ago 00:46:01 1
Ansys Lumerical for Photonic Integrated Circuit Design
2 months ago 00:14:18 1
ПЛИС для начинающих: Разбираем задачи из Хэррис и Хэррис: упражнение 4.5: Решение 1
2 months ago 00:03:51 1
VERI LOG_120
2 months ago 00:06:21 1
Verilog-A: 8bit Piepeline ADC Part-1
2 months ago 00:16:38 1
I made a custom ASIC: World’s first of its kind
3 months ago 00:04:15 1
Регистр сдвига на Verilog
3 months ago 00:12:08 1
TT02 ASIC/board: Open source silicon chips on Tiny Tapeout! sky130 VLSI design getting started cheap
3 months ago 00:01:51 1
VERI LOG_119
4 months ago 01:45:55 1
АПС Л2. Основные концепции и инструменты
4 months ago 00:02:45 1
VERI LOG_118
4 months ago 00:02:31 1
VERI LOG_117
5 months ago 01:06:14 1
Use Python and bring joy back to verification
6 months ago 00:20:01 1
Verilog. Ассемблер RISC-V
6 months ago 00:37:24 1
Verilog - Язык Проектирования Схем §0
6 months ago 00:25:57 1
#1 Ben Eater’s 8 Bit Computer (SAP-1) in an FPGA: The Registers