Verilog#5. Создание D-триггера и физическая реализация
Учимся создавать свою первую защелку на Verilog - D-защёлку. Основные теоретические пояснения, в чем разница с D-триггером, физическая реализация на FPGA, проверка через RTL-диаграмму на правильность написания и обязательно проверка через TestBench созданного устройства.
Материалы видео:
4 views
63
12
7 months ago 00:20:01 1
Verilog. Ассемблер RISC-V
3 years ago 00:16:27 1
Verilog#5. Создание D-триггера и физическая реализация
5 years ago 00:09:10 1
8, JS, iostate: Как Делают Процессоры!?
5 years ago 00:24:56 11
Verilog. Симуляция RISC-V ISA
5 years ago 00:49:54 26
Verilog. Архитектура и микроархитектура. Однотактный RISC-V