АПС Л10. Конвейерный процессор RISC-V

Лекция посвящена синтезу процессора с конвейерной микроархитектурой на основе архитектуры RISC-V и проблемам, которые влечёт за собой конвейеризация исполнения команд. Основные моменты лекции: 1:15 - что такое архитектура, особенности RISC-V и ее стандартный набор инструкций 3:17 - форматы кодирования инструкций RISC-V 5:05 - что такое микроархитектура и какие они бывают в сравнении 11:06 - что такое конвейерная микроархитектура 15:09 - пример конвейера команд 18:28 - конвейерный тракт данных (название стадий) 22:37 - пример работы конвейера 26:02 - конвейерное устройство управления 27:38 - пример конфликта по данным 32:09 - применение байпаса для устранения конфликта по данным 41:26 - пример неразрешимого конфликта по данным 43:00 - организация приостановки конвейера 49:12 - пример конфликта по управлению 54:05 - классификация конвейерных конфликтов 1:03:40 - состояния ожидания и простоя конвейера 1:05:48 - оценка производительности конвейера в сравнении